3D V-Cache: AMD stapelt dreifachen L3-Puffer auf Ryzen

Überraschend hat AMD den sogenannten 3D V-Cache für kommende Ryzen-CPUs angekündigt: Das V steht dabei für vertikal, denn der zusätzliche Puffer wird per Stacking auf die vorhandenen Chips obendrauf gepackt. So will AMD den L3-Puffer von 64 MByte auf 192 MByte verdreifachen, was die Spiele-Performance deutlich steigern soll.

Die aktuellen Vermeer-CPUs wie der Ryzen 9 5950X (Test) bestehen aus drei Chiplets: Ein 12-nm-I/O-Die (IOD) wird mit zwei 7-nm-Chiplets (CCD) kombiniert, wobei letztere beiden jeweils 32 MByte L3-Cache integrieren. Mit dem 3D V-Cache hat AMD ein weiteres Die entwickelt, es misst 6 x 6 mm und wird auf die zwei CCDs gestapelt.

Hierfür setzt der Hersteller auf TSVs: Das steht für Through Silicon Vertical Interconnect Access und beschreibt hauchdünne Metallstäbe, welche Signale und Strom leiten. Diese Durchkontaktierung von 3D V-Cache zu CCDs wird durch eine Kupferschicht statt Micro-Bumps unterstützt, was Vorteile bei Effizienz und Temperatur bringen soll. Links und rechts des Chiplets gibt es "totes" Silizium zur Stabilisierung und zur Vermeidung von Höhenunterschieden.

Deutliche Performance-Zuwächse

Aufgrund des dreifachen L3-Caches erwartet AMD erheblich mehr Leistung: Je nach Spiel sind es 4 Prozent bis 25 Prozent und durchschnittlich 15 Prozent; als Vergleich wurden zwei 12-Kerner (Ryzen 9 5900X plus Prototyp) mit fixen 4 GHz Takt in 1080p-Auflösung eingesetzt.

• 

Aufbau des 3D V-Cache (Bild: AMD)

Laut AMD-Chefin Lisa Su soll die Produktion von Ryzen-CPUs mit 3D V-Cache noch 2021 starten, was eine Veröffentlichung für Anfang 2022 realistisch erscheinen lässt. Da explizit von "highest end"-Produkten die Rede ist, dürfte der 3D V-Cache nur bei den Ryzen 9 - also CPUs mit 12 und 16 Kernen - verwendet werden.

Nachtrag vom 1. Juni 2021, 20:20 Uhr

AMD hat auf Nachfrage einige weitere Informationen zum 3D V-Cache erläutert: So handelt es sich um ein 7-nm-Die mit 64 MByte Kapazität, welches mittels TSMCs CoW (Chip-on-Wafer) auf den abgeflachten (thinning) CCD gesetzt wird. Die Kontrolllogik des 3D V-Cache sitzt im CCD, zudem erreicht AMD dank optimierten SRAM-Bibliotheken eine sehr hohe Packdichte, weshalb die externen 64 MByte ähnlich kompakt ausfallen wie die internen 32 MByte.

Da sich der 3D V-Cache über dessen L3-Cache und nicht über den Kernen samt L1/L2 befindet, gäbe es auch keine thermischen Probleme. Weil mehr L3-Hits zu erwarten sind und der DRAM weniger oft angefragt wird, soll die Leistungsaufnahme einer CPU mit 3D V-Cache kaum höher ausfallen als ohne; außerdem gibt es Power Gating. Zur Latenz sagte AMD, dass diese nicht nennenswerter schlechter sei als beim internen L3.