Server-CPU: Ice Lake SP erwacht schneller und taktet höher

Ende 2020 startet die Auslieferung von Ice Lake SP (ICX SP) für Server, so nennt Intel intern den ersten Xeon-Scalable-Prozessor mit 10-nm-Technik. Auf der alljährlichen Technologiekonferenz Hot Chips erläuterte der Hersteller, welche Änderungen die CPU mit sich bringe - allerdings nannte Intel nicht die maximale Anzahl an Kernen, dazu später mehr.

Ice Lake SP folgt auf Cascade Lake SP und Cooper Lake SP, die mit 14+++(+) nm gefertigt werden. Für ICX SP hingegen setzt Intel auf die zweite 10-nm-Generation, intern 10+ nm genannt - nicht zu verwechseln mit 10 nm Super Fin alias 10++ nm. Wie groß die CPUs seien, und wie viele Transistoren sie hätten, sagte Intel nicht. Gezeigt wurde das Modell mit 28 Kernen - vermutlich handelt es sich um den HCC (High Core Count). Der XCC-Ableger (Extreme Core Count) soll 38 aktive Kerne aufweisen, physisch sind wohl 42 vorhanden.

Für die Kerne nutzt Intel die Sunny-Cove-µArchitektur, die von Ice Lake U für Ultrabooks bekannt ist. Sie steigert die IPC um rund 18 Prozent. Bei Ice Lake SP fällt der L2-Cache mit 1,25 MByte statt 512 KByte jedoch signifikant größer aus, überdies wurde eine zweite Pipeline für AVX-512-Instruktionen integriert. Diese unterstützt neue Befehle für (De)kompression wie VBMI und für Kryptographie wie VPMADD52 als AVX-512-Erweiterung oder GFNI. Bei angepasster Software soll die Geschwindigkeit bei identischem Takt um den Faktor 1,5x bis 8x verglichen zu Cascade Lake SP steigen. Absolute Frequenzen wollte Intel nicht nennen.

Um neben CPU-Kernen noch die überarbeiteten Speichercontroller (vier statt zwei), die UPI-Links, die PCIe-Gen4- statt Gen3-Lanes und weitere SoC-Blöcke anzubinden, nutzt Intel ein 7x3- anstelle eines 6x3-Meshes. ICX SP ist für die Whitley-Plattform gedacht, diese nutzt den Sockel LGA 4189 mit acht statt sechs DDR4-Speicherkanälen. Während die Bandbreite steigt, sollen die Latenzen bei gleicher Datentransferrate sinken. Neu ist eine RAM-Verschlüsselung (Total Memory Encryption [TME]) per AES-XTS mit 128 Bit, die Leistung soll dadurch um nur 1-2 Prozent reduziert werden.

Beim Wechsel zwischen P-States, sprich wenn die CPU hochtaktet, soll Ice Lake SP weniger Zeit benötigen. Auch beim Aufwachen aus dem Tiefschlaf (C6) verringert sich die Latenz, sie soll bei 20 µs statt bei 30 µs liegen. Wichtig für AVX-Operationen ist zudem, dass Intel die Taktraten optimierte. Verglichen zu SSE-Code sinken bei AVX-256 und AVX-512 die Frequenzen deutlich, bei Ice Lake SP wird dieser Rückgang durch drei spezielle Power-Level stark abgefedert. Diese lassen sich zwar nicht bei allen AVX-256/512-Instruktionen einsetzen, steigern je nach Befehlen die Leistung aber messbar.

Abseits der Hot Chips gab Intel auf dem Architecture Day 2020 noch einen Xeon-Ausblick: 2021 soll Ice Lake SP durch Sapphire Rapids SP abgelöst werden. Diese CPUs unterstützen DDR5 und PCIe Gen5, sie basieren auf der kommenden Golden-Cove-µArchitektur und werden per 10 nm Super Fin alias 10++ nm gefertigt.