Via Technologies: Centaur zeigt x86-Chip mit AI-Block

Centaur hat erstmals seit dem Isaiah alias Nano einen neuen x86-Prozessor vorgestellt (PDF): Das CHA-Design hat acht Kerne, die mit Blick auf den Servereinsatz entwickelt wurden, und enthält einen Coprozessor für Inferencing, also das Ausführen bereits trainierter neuronaler Netze für künstliche Intelligenz.

Der Chip misst laut Centaur weniger als 195 mm², er wird im 16FFC-Verfahren (FinFet Compact) beim weltgrößten Auftragsfertiger TSMC produziert. Er hat 44 PCIe-Gen3-Lanes und bezieht Daten über vier DDR4-3200-Kanäle. Im SoC stecken acht x86-Kerne namens CNS, sie sollen eine hohe Leistung pro Takt (Instructions per Cycle, IPC) aufweisen und derzeit mit 2,5 GHz laufen. Die Cores beherrschen die AVX-512- und die Bfloat16-Befehle, teilen sich 16 MByte L3-Cache und sind per Ringbus verknüpft.

Ebenfalls am Ringbus als eigener Block hängt der AI-Coprozessor, er heißt NCORE. Mit 16FCC kommt der Beschleuniger auf 34,4 mm² der unter 195 mm². Der Block soll immerhin 20 Teraops und 20 TByte/s erreichen: Hier teilt Centaur den NCORE in zwei 8er-Segmente auf, zusammen haben sie satte 16 MByte lokalen Speicher und sind extreme 32.768 Bit breit. Damit lassen sich 4.096 Berechnungen in einem Takt erledigen, was in einer sehr kurzen Latenz für Inferencing resultiert, wichtig etwa für Sprache.

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Präsentation zum CHA-Design (Bild: Centaur)

Mit einem frühen Software-Stack, der kaum einen Monat als ist, hat Centaur mit dem CHA-Design den MLPerf-Benchmark durchgeführt: Ein Bild wird in weniger als 330 ms klassifiziert (MobileNet-v1 Stream), was einen Rekord darstellt - der Durchsatz entspricht grob 23 aktuellen Intel-CLX-SP-Kernen (MobileNet-v1 Offline). Die meisten anderen Systeme benötigen dafür eine Host-CPU, an die per PCIe externe Beschleuniger wie Intels NNP-T1000 oder Googles TPU v3 angeschlossen sind. Wann der CHA erscheinen soll, sagte Centaur nicht - ein System gibt es auf der ISC East 2019 in New York City zu sehen.