Grafikchip: AMD zeigt Vega 10 und erläutert Architektur

AMD hat auf dem Tech Summit im kalifornischen Sonoma erste eigene Informationen zur kommenden Vega-Grafikarchitektur und dem darauf basierenden Vega-10-Grafikchip bekanntgegeben. Eigene deshalb, weil Golem.de-Leser die Neuerung teils schon kennen, denn Sony verwendet in der Playstation 4 Pro eine GPU, die viele Ideen der Vega-Generation beinhaltet. Vor Ort zeigte AMD zwar keine Consumer-Produkte auf Basis eines Vega-Grafikchips, stellte aber ein Prototypsystem mit Doom aus und kündigte den Deep-Learning-Beschleuniger Radeon Instinct MI25 an.

Fünf Jahre lang will AMD an der Vega-Architektur gearbeitet haben, die Technologie soll verglichen mit Polaris über 200 Neuerungen umfassen. Allerdings konkretisierte der Hersteller nicht, was alles aufaddiert wurde. Ungeachtet dessen ist klar, dass AMD zumindest mit dem Vega-10-Chip wieder Marktsegmente anvisiert, die in den vergangenen Jahren vernachlässigt wurden oder durch Vega überhaupt erst erschlossen werden sollen. Als Zeitraum für die Veröffentlichung wurde das erste Halbjahr 2017 genannt.

Laut AMD etwas unter 500 Quadratmillimeter groß

Da AMDs Grafikchef Raja Koduri den Vega-10-Chip bereitwillig für Fotos hochhielt, können wir eine grobe Aussage zur Größe treffen: Die im 14LPP-Verfahren gefertigte GPU dürfte 500 bis 550 mm² aufweisen [Update: AMDs Raja Koduri sagte uns, Vega 10 sei etwas kleiner als 500 mm²]. Damit ist der Grafikchip voluminöser als der Polaris 10 einer Radeon RX 480 (232 mm²), der GP104 einer Geforce GTX 1080 (314 mm²) und der GP102 einer Titan X (471 mm²), aber kompakter als der monströse GP100 einer Tesla P100 (610 mm²). Die werden übrigens alle mit 14LPP-Technik oder 16FF+ gefertigt, sind also vom Prozess-Node her direkt vergleichbar.

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Raja Koduri zeigt den Vega-10-Chip. (Foto: Marc Sauter/Golem.de)

Die Fläche des Vega 10 können wir übrigens nur deshalb einigermaßen abschätzen, weil der Chip nach dem Fiji der Fury X der zweite von AMD mit High Bandwidth Memory ist. Konkret verwendet AMD zwei HBM2-Stacks, die jeweils per 1.024 Bit breitem Interface angebunden sind und mit 2 GHz takten. Das ergibt eine Datentransferrate von 512 GByte pro Sekunde, also so viel wie bei der Fury X mit vier HBM1-Stacks mit jeweils 1 GHz. AMD spricht beim Vega 10 von einem High Bandwidth Cache (HBC), da die Speicherarchitektur laut Hersteller massiv von bisherigen Implementierungen abweicht.

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Fast alle Funktionseinheiten wurden überarbeitet. (Bild: AMD)

Mit im Chip sitzt ein Speichercontroller, der High Bandwidth Cache Controller (HBCC) heißt. Er verwaltet den HBM2 und soll laut AMD bis zu 512 TByte als virtuellen Adressraum (49 Bit) nutzen, um weitaus mehr Daten als bisher üblich verarbeiten zu können - per Paging in etwa dem RAM oder einer SSD. Als Beispiel diente eine Demo in Radeon ProRender, einem Path Tracer. Die gezeigte Szene in einem Haus soll 200 GByte verwenden und würde dank des High Bandwidth Cache Controllers mit höherer Bildrate dargestellt als ohne. Denkbar sei es laut AMD, den HBM als exklusiven oder inklusiven Cache zu nutzen und zusätzlich Flash-Speicher oder Storage Class Memory einzubinden, was auf eine weitere Radeon Pro SSG hinweisen könnte.

All die Daten im HBM2 bringen aber nichts, wenn der Vega-10-Chip sie nicht effizient verarbeitet. Daher hat AMD vorne wie hinten Verbesserungen implementiert, etwa bei der wichtigen Geometriestufe.